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PCB人的吃瓜方式:围观高速PCB设计经验
作者: 来源: 浏览次数: 日期:2021-2-8 8:40:07

高速PCB设计的学习是一个“不耻下问”、不断积累经验的过程,通过提问、围观别人的问答等方式可以从中获得很多意想不到的收获。本文,板儿妹收集了一些和高速PCB设计相关的经典问答,希望对大家有所帮助。

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1、在进行高速多层PCB设计时,关于电阻电容等器件的封装的选择的,主要依据是什么?常用哪些封装,能否举几个例子?

0402是手机常用;0603是一般高速信号的模块常用;依据是封装越小寄生参数越小,当然不同厂家的相同封装在高频性能上有很大差异。

建议你在关键的位置使用高频专用元件。

2、在设计PCB时,如何考虑电磁兼容性EMC/EMI,具体需要考虑哪些方面?采取哪些措施?

EMI/EMC设计必须一开始布局时就要考虑到器件的位置,PCB叠层的安排,重要联机的走法, 器件的选择等。

例如时钟发生器的位置尽量不要靠近对外的连接器,高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射,器件所推的信号之斜率(slew rate)尽量小以降低高频成分,选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层噪声。

另外,注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loop impedance尽量小)以减少辐射。还可以用分割地层的方式以控制高频噪声的范围。

最后,适当的选择PCB与外壳的接地点(chassis ground)。

3、对高速多层PCB来说,电源线、地线与信号线的线宽设置为多少是合适的,常用设置是怎样的,能举例说明吗?例如工作频率在300Mhz的时候该怎么设置?

300MHz的信号一定要做阻抗仿真计算出线宽和线和地的距离;电源线需要根据电流的大小决定线宽,在混合信号PCB的时候一般就不用“线”来表示地了,而是用整个平面,这样才能保证回路电阻最小,并且信号线下面有一个完整的平面。

4、在涉及模拟数字混合系统的时候,有人建议电层分割,地平面采取整片敷铜,也有人建议电地层都分割,不同的地在电源端点接,但是这样对信号的回流路径就远了,具体应用时应如何选择合适的方法?

如果有高频>20MHz信号线,并且长度和数量都比较多,那么需要至少两层给这个模拟高频信号。

一层信号线,一层大面积地,并且信号线层需要打足够的过孔到地。

这样的目的是:

a. 对于模拟信号,这提供了一个完整的传输介质和阻抗匹配;

b. 地平面把模拟信号和其他数字信号进行隔离;

c. 地回路足够小,因为你打了很多过孔,地又是一个大平面。

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5、在高速信号链的应用中,对于多ASIC都存在模拟地和数字地,究竟是采用地分割,还是不分割地?既有准则是什么?哪种效果更好?

迄今为止没有定论。一般情况下可以查阅芯片的手册。

ADI所有混合芯片的手册中都是推荐你一种接地的方案,有些是推荐公地、有些是建议隔离地,这取决于芯片设计。

6、高速PCB设计中的蛇形走线,适合在哪种情况?有什么缺点没?比如对于差分走线,又要求两组信号是正交的。

蛇形走线,因为应用场合不同而具有不同的作用:

a. 如果蛇形走线在计算机板中出现,其主要起到一个滤波电感和阻抗匹配的作用,用于提高电路的抗干扰能力。计算机主机板中的蛇形走线,主要用在一些时钟信号中,如PCI-Clk、AGPCIK、IDE、DIMM等信号线。

b. 若在一般普通PCB板中,除了具有滤波电感的作用外,还可作为收音机天线的电感线圈等等。如2.4G的对讲机中就用作电感。

c. 对一些信号布线长度要求必须严格等长,高速数字PCB板的等线长是为了使各信号的延迟差保持在一个范围内,保证系统在同一周期内读取的数据的有效性(延迟差超过一个时钟周期时会错读下一周期的数据)。

如INTELHUB架构中的HUBLink,一共13根,使用233MHz的频率,要求必须严格等长,以消除时滞造成的隐患,绕线是惟一的解决办法。

一般要求延迟差不超过1/4时钟周期,单位长度的线延迟差也是固定的,延迟跟线宽、线长、铜厚、板层结构有关,但线过长会增大分布电容和分布电感,使信号质量有所下降。所以时钟 IC引脚一般都接端接,但蛇形走线并非起电感的作用。

相反地,电感会使信号中的上升沿中的高次谐波相移,造成信号质量恶化,所以要求蛇形线间距最少是线宽的两倍。信号的上升时间越小,就越易受分布电容和分布电感的影响。

d. 蛇形走线在某些特殊的电路中起到一个分布参数的LC滤波器的作用。

(图文内容整理自网络)