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PCB设计中的常见问题——高频、高速篇
作者: 来源: 浏览次数: 日期:2019-9-27 9:23:59

随着频率和信号速率的不断提高,PCB设计出现了诸多干扰,很多新的问题在困扰着工程师。接下来,我们就高频、高速PCB设计中经常出现的一些问题给出解答,希望对大家有所帮助。

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1、在高速设计中,如何解决信号的完整性问题?

答:信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance),走线的特性阻抗,负载端的特性,走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。

2、如何避免高频干扰?

答:避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰,也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离,或加 ground guard/shunt traces 在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。

3、在高速 PCB 设计中,信号层的空白区域可以敷铜,而多个信号层的敷铜在接地和接电源上应如何分配?

答:一般在空白区域的敷铜绝大部分情况是接地。 只是在高速信号线旁敷铜时要注意敷铜与信号线的距离, 因为所敷的铜会降低一点走线的特性阻抗。也要注意不要影响到它层的特性阻抗, 例如在 dual strip line 的结构时。

4、在高速 PCB 设计原理图设计时,如何考虑阻抗匹配问题?

答:在设计高速 PCB 电路时,阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系,例如是走在表面层(microstrip)或内层(stripline/double stripline),与参考层(电源层或地层)的距离,走线宽度,PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况,这时候在原理图上只能预留一些terminators(端接),如串联电阻等,来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。

5、2G 以上高频 PCB 设计,走线,排版,应重点注意哪些方面?

答:2G 以上高频 PCB 属于射频电路设计,不在高速数字电路设计讨论范围内。而 射频电路的布局(layout)和布线(routing)应该和原理图一起考虑的,因为布局布线都会造成分布效应。而且,射频电路设计一些无源器件是通过参数化定义,特殊形状铜箔实现,因此要求 EDA 工具能够提供参数化器件,能够编辑特殊形状铜箔。Mentor 公司的 boardstation 中有专门的 RF 设计模块,能够满足这些要求。而且,一般射频设计要求有专门射频电路分析工具,业界最著名的是 agilent 的 eesoft,和 Mentor 的工具有很好的接口。

6、在布局、布线中如何处理才能保证 50M 以上信号的稳定性

答:高速数字信号布线,关键是减小传输线对信号质量的影响。因此,100M 以上的高速信号布局时要求信号走线尽量短。数字电路中,高速信号是用信号上升延时间来界定的。而 且 ,不 同种类的信号(如 TTL,GTL,LVTTL),确保信号质量的方法不一样。

7、在高速 PCB 设计时,设计者应该从那些方面去考虑 EMC、EMI 的规则呢?

答:一般 EMI/EMC 设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面. 前者归属于频率较高的部分(>30MHz)后者则是较低频的部分(<30MHz). 所以不能只注意高频而忽略低频的部分.一个好的EMI/EMC 设计必须一开始布局时就要考虑到器件的位置, PCB 叠层的安排, 重要联机的走法, 器件的选择等, 如果这些没有事前有较佳的安排, 事后解决则会事倍功半, 增加成本. 例如时钟产生器的位置尽量不要靠近对外的连接器, 高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射, 器件所推的信号之斜率(slew rate)尽量小以减低高频成分, 选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层噪声. 另外, 注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loop impedance 尽量小)以减少辐射. 还可以用分割地层的方式以控制高频噪声的范围. 最后, 适当的选择PCB 与外壳的接地点(chassis ground)。

(内容整理自网络,版权归原作者所有)

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